ICのデザインにはEPLD (electrically programmable logic devices)とASIC (application-specific integrated circuit)の2種類がある。IC設計中にやる実験としては、コンピュータ・シミュレーション→プロトタイプ作成、の順に進む二つのモードがある。この論文では、EPLDの設計者500名、ASICの設計者500名に郵送質問票を送付して(回収率はEPLD 41% 、ASIC 39%)、そこからさらに部分サンプル(subsample)を選んで、プロトタイプ作成の繰り返し回数の平均を求めると(Table 3)、EPLD 13.90回、ASIC 1.49回と大きな違いがあることがわかった。これは、EPLDのプロトタイプ作成がコスト的に安上がりだからという理由で、まだ設計エラーがあるうちにプロトタイプ作成に切り替えた(＝「早い切替」)ためにちがいない。つまり、シミュレーションからプロトタイプ作成に切り替える(switch)、経済的に最適なモード切替(optimal mode switching)というものがあるのではないか、というのがこの論文の主張である。

　ただし、部分サンプルの選抜方式については、p.752 脚注5に説明らしきものがあるが、何を言いたいのかよくわからない。部分サンプルの大きさは、Table 1やTable 3からすると、EPLD 52名、ASIC 41名らしいが、Table 2では、なぜか元のサンプルに戻っているらしく、その理由が分からない。さらに、このTable 2では、設計エラーが残ったままでの「早い切替」(early switching)と設計エラーを潰した後の「遅い切替」(late switching) (p.753)に分けて2×2のクロス表を3エラー分類ごとに作って検定しているようだが、そもそも質問票の何のデータを見て「早い切替」「遅い切替」に分類しているのか分からない。「分析した」(p.753)としか書いておらず、仮に、プロタイプ作成の回数を見て判断しているようだと、トートロジーになってしまう。

　論文にはないが、ASICとPLD (programmable logic device)の解説をしておこう。ASIC(エーシック)は、ある特定の機器や用途向けに複数の必要な機能を組み合わせて一つの回路にまとめた集積回路の総称で、一般的には、電子機器メーカーが自社機器に搭載するために設計したオリジナルICチップのことを指す。製造後の回路変更はできないが、必要な機能を論理回路の形で一つのチップにまとめて作り込むため、PLDと比べ高速に動作し、実装面積や消費電力、大量生産時の製造単価などで有利である。それに対して、PLDは、製造後に、必要な回路の構成情報をデバイスに設定して内部論理回路を定義・変更できる集積回路なので、デバイスが高価だった時代には、そもそもASICのプロトタイプ作成に用いられていたという経緯がある。つまり、ASICまたはPLDに固定して、モード選択(シミュレーションかプロトタイプ作成か)のタイミングだけを問うことはそもそも不自然な設定だということになる。プロトタイプ作成の段階でASICからPLDに切り替えることも現実に行われていたとなると、そもそも調査設計自体が間違っていたことにならないのか。疑問である。